10nmに見切りをつけ低コストの12FFCに注力 TSMC 半導体ロードマップ

アスキー 2017年07月17日(月)12時00分配信

 前回はTSMCのハイパフォーマンス向けで話が終わってしまったので、残るメインストリーム/ローパワー向けの話をまとめておきたい。ただ、その前に前回のテーマに絡むアップデートが2つほどあったので、紹介しておこう。

 TSMC 半導体ロードマップ
前回の続きで、台湾セミコンダクター・マニュファクチャリング・カンパニー (TSMC)のメインストリーム/ローパワー向けのロードマップを紹介する画像提供:TSMC

250WのEUV光源を実装するのはもう少し先
初めて10nmプロセスの売上が実績になる

 まずEUV(Extreme Ultraviolet Lithography:極端紫外線リソグラフィー)について。7月14日付けのEETimesは、ASMLが250WのEUV光源をデモしたという話を報道している。ASMLはNXE:3400Bで毎時125ウェハーの処理速度を実現したとしているが、これは150WのEUV光源で達成している。

 どのように達成したかというと、出力は低いため露光の時間そのものは短くできない。そこで、露光以外(ウェハーの搬入/搬出、位置決めなど)の時間を大幅に短縮することで実現している。これと250W光源を組み合わせると、さらにスループットを上げることが期待できるわけだが、問題はこれがいつ顧客、つまりTSMCやGlobalfoundriesに提供されるかである。

 TSMC 半導体ロードマップ
画像提供:TSMC

 ASMLは、Semicon Westでこの話を披露したが、250W光源をまだ出荷できる用意はできていないという話であり、実際にこれをNXE:3400Bに組み込んだ状態で出荷できるかどうかは定かではない。

 現実問題として、最初に出荷されるNXE:3400Bはおそらく従来の150W光源を組み込んだままになり、可能なら後でアップデートというあたりに落ち着くと思われる。したがって7nm世代のEUVは、当初は150Wのままで行き、7nmの第2世代、あるいは5nmの世代で250W光源が入ってスループットが上がる、というあたりであろう。

 もう1つの話題は、TSMCが今年第2四半期に初めて10nmプロセスの売上が立ったことだ。

 TSMC 半導体ロードマップ
全体のわずか1%だが、第2四半期に初めて10nmプロセスの売上が立った

画像の出典は、“TSMCの2017年第2四半期のEarning Conferenceのプレゼンテーション

 現在では売上の1%(第2四半期の売上そのものは2138億6千万NTドル。日本円にして7950億円程なので、1%だと80億円弱)だからそう大きいわけではないのだが、それでも売上があったということはウェハーを完成させて後処理工程に送ったという意味であり、ウェハー枚数で言うならおそらく数万枚をすでに量産し終わったということである。

 もちろんこの大半はAppleのA11と思われるが、サムスンにはやや遅れたものの、インテルより先に10nmの量産を開始できたことは大きなポイントだと思う。

 なお3月の時点でTSMCはウェハー生産能力に関し、2017年は1100万枚相当(300mmウェハー換算)になり、2016年から10%ほど増えているが、この主な部分が10nmプロセス向けだとしている。

 つまり2016年は1000万枚ほどで、ここに10nm向けが100万枚ほど上乗せされたとする。もっとも能力があればフルに生産できるものでもないようで、同社の予定では2017年中は10nm/7nmあわせて40万枚程度、2018年には80万枚で、2019年に120万枚ほど生産の予定としている。

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画像提供:TSMC

ハイパフォーマンス向けの16FF+を
低コスト化したプロセス16FFC

 前回のテーマに絡むアップデートを2つお届けしたところで、今回の本題となるメインストリームの話である。まずは16FFCについて。16FFCは2015年10月に発表された。2015年10月というのは、TSMCが16FFの量産に成功。16FFに続き16FF+の生産を開始し始めていた頃である。

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画像提供:TSMC

 16FF+はハイパフォーマンス向けのプロセスに位置づけされるが、これを低コスト化したのが16FFC(16FF Compact)である。要点は以下のとおり。

 TSMCの説明では、SRAM以外は既存の16FF+の設計がそのまま使えるという話ではあるが、動作パラメーター(SPICE corners)を変更している関係で、TSMC自身がSPICE(アナログシミュレーション)を実行しなおし、必要ならパラメーターを調整することを推奨しているので、実質的には完全に別とまではいかないものの、大分設計のやり直しが発生する。

 もっとも16FFCはそもそもの目的が低コスト化と低消費電力化であり、逆に言えば動作周波数はそれほど上がらない(無理にあげると16FF+よりも消費電力が増える)ため、既存の16FF+の設計をそのまま16FFCに持ってくるパターンは少ないと考えている。

 むしろメインストリーム~バリューレンジのモバイル向けSoCや、16FF+ほどの性能が必要ない代わりに低コスト化が必要なASIC、例えばデジカメ内部の画像処理エンジンやセットトップボックス向けのチップなどを狙ったプロセスとなっている。

 PC市場で言えば、CPUには適さないがバリュー向けのGPUとか、(最近はあまりニーズがないが)SCSIやSATAのRAIDコントローラーなどには利用できる可能性があるものだった。

 ただ結局16FFCを使ったGPUチップは、PC市場向けにはない(NVIDIAはサムスンの14LPPに行ってしまった)が。この16FFCは2016年にリスク・プロダクションがまず始まり、2016年末には本格量産に入っている。

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画像提供:TSMC

 また今年3月に明らかにされたのは、16FFCが自動車業界向けの基準であるAutomotive Grade 1を取得したことだ。

 Automotive GradeというのはAEC-Q100という自動車向け半導体の品質基準の中で定められている動作温度保証範囲であり、Grade 0が-40~150度、Grade 1が-40~125度、Grade 2が-40~105度、Grade 3が-40~85度、Grade 4が-40~70度となる。

 自動車向けといってもいろいろで、室内の機器だと真夏の炎天下なら室内温度が50度近く、計器パネルの中は70度近くまで上がる可能性があるので、Grade 4だとぎりぎりでGrade 3がほしいレベルだが、エンジンルームの中だと100度を超えることがしばしばあるので、Grade 1が最低でも必要で、できればGrade 0というあたりである。

 すでに自動車業界向けにはGrade 1やGrade 0の半導体製品は多く存在するが、その大半は130nmか180nmといった比較的古いプロセスのことが多く、従来の自動車のECUにはこれで十分であっても、最近のADASなどにはプロセスが古すぎて必要な性能を出すチップが作れないことがあった。

 もちろんADASの機器そのものがエンジンルームに入る可能性は低いが、例えばLIDAR(レーザーを利用したレーダー)やミリ波レーダーなどはエンジン周辺部に装備されるため、こうしたものの制御にはGrade 1やGrade 0に対応した、しかも性能の高いプロセッサーが必要になる。16FFCはこうした市場向けにも利用されることになる。

 ちなみにTSMCによれば、16FFCでは1レイヤーの製造にかかる時間は平均1日未満まで短縮されているそうで、これは28nmや20nmプロセスよりも高速とのこと。これもあって、16FFCは2016年頃にはLong-lived Processになるだろうと説明していた。

16FFCをさらに低コスト化した12FFC
ただし技術的には16FFCとほぼ同一

 16FFCに続いて今年の3月に発表されたのが12FFCである。12FFCの特徴は以下のようになる。

 ちなみにこの6トラックのCell Libraryには、以下の2種類が提供される。

 このうちOptical Shrinkというのは、露光の際に若干小さく露光を行なうことでエリアサイズを削減するという技法で、かつては90nm→80nmにOptical Shrinkが採用されていた。

 ただ昨今は単純に微細化できないので(トランジスタの寸法をやや変えただけで特性が変わってしまう、配線層が十分細いので、これ以上細くすると配線抵抗が増えてむしろ性能が悪化するなど)、あまりOptical Shrinkという話は出てこなかった。

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画像提供:TSMC

 特にFinFETになるとFinの高さも絡んでくるからで、単純に縮小したらまともに動くかどうかも怪しい。ところがTSMCによれば「デザインルールも同じで、レイヤーもSRAMセルの構造も電圧レンジもI/Oもまったく変わらない」とする。

 答えは、これも連載413回で書いたが、このOptical Shrinkは数%のごくわずかなもので、ほとんど特性が変わらないからである。したがって、実際には性能改善や消費電力削減などは、ライブラリを6トラックに変更したことの効果が圧倒的に大きいようだ。

 ちなみにCarrizoの時にはCell Libraryを小型化することで性能はむしろ落ちているが、これはもともとのプロセスが高性能向けだったことに起因する。

 今回はもともと性能を落とした16FFCがベースなので、Cell Libraryを小さくしたことで性能/消費電力比が改善しており、つまり消費電力が一定なら10%程度の高速動作が可能になった、と判断すべきであり、Voltaのようにもともと高性能向けのプロセスにこれを適用しても、むしろCellの数が増えるので性能は低めに推移することに注意したい。

 それとTSMCは「16FFCと同じデザインで使える」と説明していて、嘘ではないのだが、実際には既存の7.5/9トラックのCell Libraryを6トラックに置き換えた時点でほぼ物理設計のやり直しになる。

 TSMCの説明が正しいのは、TSMCのStandard Cell Libraryを使っていない(例えばARMのArtisanなど)場合であるが、この場合16FFCと12FFCの違いはOptical Shrinkだけなので、エリアサイズ縮小とか性能改善の効果はほとんど期待できないことになる。

 プロセス的に見ると、16FFCと12FFCは技術的には同一である。こちらも長期的にはレイヤ1層あたりの処理は1日未満で終わることになり、しかも16FFCよりもエリアサイズを縮められる可能性があるので、より低コストのプロセスとなる。16FFCに代り、この12FFCをLong-Lived Nodeと言い出したのも無理ないところだ。

 ロードマップ的にはこの後、やはり7nmについてもコンパクト版の7FFCを提供する予定であり、メインストリーム/バリュー向けの製品に関しては、16FFC→12FFC→7FFCというロードマップをTSMCは提示している。

 逆説的に言えば、10nm世代に関してはTSMCもある程度見切りをつけており、広く利用されるプロセスにはなりえないと判断しており、ところが16FFCから7FFCに直接ジャンプだと時間が空きすぎる。かといって新しいノードを開発するのも難しい。

 そこで、既存の16FFCとプロセス的には同じながら、ユーザーにメリットの出る形でのソリューションを探した結果が6トラックのCell Libraryの提供、というあたりに落ち着いたと考えるのが妥当なところだろう。

40ULPと28ULPは今年後半から量産開始
22ULPと12ULPは2018年量産開始

 最後にローパワー/IoT向けについて。もともとこの分野では2010年代に入っても130nmや90nm、65nmといったプロセスが広範に使われていたが、2015年に55ULP(55nm Ultra Low Power)を発表した。

 TSMC 半導体ロードマップ
2015年のCOMPUTEXにおけるARMの発表会より。ARMはこの55ULPにあわせたIoT Subsystemを同日発表した

 これは主にマイコンや、Wearable向けプロセッサーなどをターゲットにしたものだが、これに加えてTSMCは28nm世代の28HPC(28nm High Performance Compact:28HPという汎用プロセスの低価格版)の改良型で、低消費電力に向けた28HPC+を2016年に追加している。

 55ULPと28HPC+の違いはEmbedded Flash(組み込みNOR Flash)の技術の有無で、マイコンを構成する場合はEmbedded Flashが必須なので55ULPを、そうでない場合は28HPC+をという形である。あるいは無線(WiFi/Bluetoothなど)を組み込む場合も28HPC+では製造できないので、55ULPでということになる。

 ちなみに55ULPそのものの存在は2014年9月に発表されており、ここで55ULPだけでなく40ULP(40nm UltraLowPower)と28ULP(28nm UltraLowPower)も同時に発表されており、40ULPと28ULPは今年後半から量産開始の予定となっている。

 これに続いて今年発表されたのが22ULPと12ULPである。22ULPは28ULPの延長にあるとしており、28ULPと比較して15%の性能改善もしくは35%の消費電力削減で、エリアサイズは最大10%縮小というあたり、ひょっとするとこの22ULPも28ULPに数%のOptical Shrink+6トラックのCell Libraryという組み合わせかもしれない。

 こちらはすでにデザインはスタートしており、2018年に量産開始になると見られる。一方の12ULPは12FFCの省電力版と見られる。

アスキー
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    最終更新: 2017年07月17日(月)12時00分

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